fpga系列 HDL:Quartus II 时序约束 静态时序分析 (STA) PLL生成时钟约束
目录
代码
约束
方式一:
方式二:
生成的SDC 文件
CG
代码
实例化 PLL 模块的示例代码:module test (
input wire clk, // 外部时钟输入
input wire rst, // 外部复位输入
output w