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【Zephyr开发实践系列】06_存储块设备驱动开发（Nand Flash）

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文章目录 前言 一、Flash驱动模型介绍 1.1 核心基础应用API（必须） 1.2 高级功能应用API（可选） 1.3 设置数据结构 1.4 硬件初始化 1.5 设备实例化 二、数据结构定义 2.1 获取Flash块与页大小 三、核心API函数实现 3.1 擦除函数 3.2 读取函数 3.3 写入函数 4.
硬件开发 2025年07月29日
基于Zynq FPGA对雷龙SD NAND的测试

基于Zynq FPGA对雷龙SD NAND的测试

一、SD NAND 特征 1.1 SD 卡简介雷龙的 SD NAND 有很多型号，在测试中使用的是 CSNP4GCR01-AMW 与 CSNP32GCR01-AOW。芯片是基于 NAND FLASH 和 SD 控制器实现的 SD 卡。具有强大的坏块管理和纠错功能，并且在意外掉电的情况下同样能保证数据的安全。其特点如下： 接口支持 SD2.0 2 线或 4 线； 电压支持：2.7V-
硬件开发 2025年07月29日
基于RFSOC49DR-16收16发 PCIE4.0 X8 射频采集卡

基于RFSOC49DR-16收16发 PCIE4.0 X8 射频采集卡

基于RFSOC49DR-16收16发 PCIE4.0 X8 射频采集卡是是一套无线电射频数据采样转换开发板及配套开发平台，该开发板包括：SOM 核心板和底板。其中 SOM 核心板是一个最小系统，包括 AMD 公司的Zynq UltraScale+RFSOC 第 3 代系列 XCZU49DR-2FFVF1760I FPGA、时钟、电源、内存以及 Fl
硬件开发 2025年07月29日
FPGA部分动态重配置教程和实例工程介绍

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FPGA部分动态重配置教程和实例工程介绍去发现同类优质开源项目:#xff0c;以及如何在实际工程中应用此技术。部分重配置技术是一种在不完全重新配置FPGA的情况下，对系统功能进行局部修改的方法。它提供了更高的灵活性，有助于减少FPGA尺寸和数量、降低动态功耗，以及提升系统整
硬件开发 2025年07月29日
ZYNQ笔记（二十）：Clocking Wizard 动态配置

ZYNQ笔记（二十）：Clocking Wizard 动态配置

版本：Vivado2020.2（Vitis） 任务：ZYNQ PS端 通过 AXI4Lite 接口配置 Clocking Wizard IP核输出时钟频率 目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍        Xilinx 的 Clock Wizard IP核 用于在 FPGA 中生成和管理时钟信号。它支持 动态
硬件开发 2025年07月29日
常见的phy

常见的phy

在通信系统中，PHY（Physical Layer Device） 是实现物理层功能的关键组件，负责将数字信号转换为电信号（或光信号）进行发送，并对接收信号解码、恢复时钟等。PHY 的类型与协议息息相关，不同通信协议使用不同类型的 PHY。 🧱 一、常见 PHY 类型按应
硬件开发 2025年07月29日
一文明白用VIVADO生成与烧写FPGA的bit文件与MCS文件方法步骤

一文明白用VIVADO生成与烧写FPGA的bit文件与MCS文件方法步骤

1 前言本文用于讲解使用vivado生成与烧写FPGA的bit文件，mcs文件的方法步骤。 2 生成Bit1）通常情况下看到一个FPGA的代码结构如下，红框是必有项： ​2）用文本编辑器（如txt，notepad++）打开xx.xpr确认本工程编译的viva
硬件开发 2025年07月29日
基于FPGA的SPI控制FLASH读写

基于FPGA的SPI控制FLASH读写

基于FPGA的SPI控制FLASH读写 文章目录 基于FPGA的SPI控制FLASH读写 一、SPI简介 二、FLASH_M25P16简介 信号描述 功能操作 注意时序 三、设计思路 框图设计 状态机设计 四、上板验证 1、读ID 2、读数据 3、扇区擦除+写数据 五、总结 六、代码 一、SPI简介SPI是Serial Per
硬件开发 2025年07月29日
FPGA 高速接口Aurora8B/10B 协议详解与仿真

FPGA 高速接口Aurora8B/10B 协议详解与仿真

FPGA 高速接口Aurora8B/10B 协议详解与IP仿真 1 摘要Aurora 8B/10B 是一种用于高速串行通信的协议，通常用于 FPGA 设计和其他数字通信应用。即一种编码方案，旨在在传输数据时提供可靠性、时钟恢复和错误检测。主要用于在点对点串行链路间移动数据的可扩展轻量级链路层协议，为板对板、芯片对芯片以及一些单向链接提供低成本低资源的解
硬件开发 2025年07月29日
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